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ref[1] P8

传统的fast-locking技术如下：

根据相位差的大小分为锁频环和锁相环，当

P9 | multi PFD/CP技术 (TMTT-2008-04)

文章提出的PLL系统框图如下图所示：

其中PFD和CP都有4个，具体结构及其工作时序如下图： 利用M-circulator将Divider输出的信号再次M分频，对reference作移相处理，使得相位误差信息在每一组PFD中都能够准确捕捉到。利用M组PFD/CP输出的叠加，就可以等效为参考频率为$M\ast f_{ref}$的环路了，CP叠加输出的脉冲频率也相当于原来脉冲频率的M倍，因此可以在等效同等分频比M*N的情况下，实现更低的带内相噪传输函数，同时也加快了环路锁定。 参考文献： 最早是用在这篇，只提及了减小锁定时间的作用，并且用固有频率和阻尼系数进行了复杂晦涩的推导： [1] Y. Sumi, K. Syoubu, S. Obote, Y. Fukui and Y. Itoh, “A new PLL frequency synthesizer using multi-programmable divider,” in IEEE Transactions on Consumer Electronics, vol. 44, no. 3, pp. 827-832, Aug. 1998, doi: 10.1109/30.713201. 后来下面这篇文章发现了这种结构在降低相噪方面的优势，于是改了改推导，做了芯片测试，发了TMTT： [2] Y. Yang and S. Lu, “A Quantization Noise Pushing Technique for $\Delta \Sigma$ Fractional- $N$ Frequency Synthesizers,” in IEEE Transactions on Microwave Theory and Techniques, vol. 56, no. 4, pp. 817-825, April 2008, doi: 10.1109/TMTT.2008.918166.

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